用“绕过封闭”的旧尺子，无法全面筹画评估一份“找到一个解法”的新答卷

文｜吴俊宇 谢丽容

剪辑 | 谢丽容

5月25日，半导体总裁发布的“韬(τ)定律”，振荡半导体界和成本市集。

此次发布，回复了六年前华为首创东谈主任正非的公开表态。2020年，华为被列入实体清单，险些从来不公开出面的任正非在当年通常接受中外媒体采访，屡次提到基础商量，基础种植，数学、物理，这些离那时险些接近断供的华为公司其实很远。

面对繁多危境，企业的本能反映时常是向外界传递立即可见的自救信号——调遣供应链、争取政策提拔、发布替代决议。这些措施短期、即时，能够灵验理解里面军心和外界信心。任正非反复强调的基础商量命题，那时看来几许有点“不解觉厉”“远井不解近渴”。

六年后回看，策略和战术闭环了。

5月25日，何庭波对咱们说，华为里面有两个“十年判断”：第一，摩尔定律将来十年内将“撞墙”——即便莫得外部封闭，先进制程的经济与物理极限也会成为半导体全行业的共同敛迹；第二，2020年华为里面预判，逻辑折叠这一期间旅途需要十年能力取得突破。

实践进展比预见要快，何庭波团队六年就作念出终结。

何庭波，华为半导体业务部总裁、华为科学家委员会主任。2019年底，她在一封致海念念整体职工里面信中提到，“今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区仍是隐藏，每一个新址品一出身，将必须同步‘科技自强’决议。”

何庭波说，夙昔六年， 她有过悔恨的时候 。率先进制程的旅途被外力锁死，而摩尔定律自身又正在寰球范围内撞上经济与物理的双重高墙，商量标的一度被逼入死巷子。

如安在半导体工艺制程难以突破的情况下，收场代际性能升迁？出动来自一座2000多年前的水利工程——都江堰。最难的时候，何庭波带着团队到都江堰散心。

莫得电，莫得图灵力学，莫得当代机械，古东谈主仅凭对“山、水、势”的瞻念察，以无坝引水收场了自动分流、排沙、控流。她短暂意志到：当外部敛迹无法改变，不休问题的要津不在于恭候要求变好，而在于“要重新看这些（可利用的）要求，不休问题。”

“即便莫得出口管制，摩尔定律将来十年也将成为悉数东谈主的敛迹。华为只是提前在这个敛迹下使命。”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的打算成本、晶圆成本指数级攀升，单元晶体管成本着落的速率已不可逆转地放缓。先进制程的经济普惠性正在终结，换言之，寰球半导体行业本就站在范式振荡的门口。华为不外是因封闭而被提前推过了门槛。

“产业的势必”与“华为的攻击”叠加效应，组成了韬定律诞生的双重底色。

事实上，它更接近一份针对后摩尔期间的通用解题框架。这份框架是由一家被断供的中国公司率先拿出，何况仍是用381款量产芯片完成了可行性考据。何庭波在演讲后的交流中强调：“要是今天依然能够得到首先进的EUV光刻机，咱们是否还会走这条路？谜底是不一定。但历史莫得要是。恰正是失去了采纳权，让咱们提前十年撞上了阿谁悉数玩家最终都要面对的问题。”

产业的势必，华为的攻击

即便莫得封闭，摩尔定律也将在十年内撞墙，华为只是提前失去了采纳权

在何庭波看来，7nm之后，半导体先进制程的经济基础正在发生变化。

夙昔40年，摩尔定律之是以能够抓续激动悉数这个词半导体产业发展，并不只是因为晶体管数目抓续增长。更首要的是，晶体管密度升迁的速率经久快于制形成本高潮的速率。这意味着，天然芯片制形成本会增加，但单元晶体管成本仍在抓续着落，期间跳跃所开释出的成本红利，能够被悉数这个词产业链与滥用者分享。

“夙昔摩尔定律最大的上风，是能继续把期间跳跃带来的红利分享给悉数这个词产业界。但今天，先进制程自身仍是越来越难连接开释这种红利。”何庭波说。

她合计，在这种情况下，连接依赖几何缩微升迁性能，将不可幸免地干预“成本抓续高潮”的旅途。比拟之下，τ（韬）定律并不只纯依赖更精好意思的先进晶体管，而是通过逻辑折叠期间技巧，升迁晶体管密度，收场器件、电路、芯片和系统的蔓延和性能优化，从而收场半导体与电子系统的抓续演进。

摩尔定律近三年带来的经济收益在缓缓放缓。这亦然面前半导体行业公认的一个问题。半导体行业近五年有多数学术商量。

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海外顶级学术期刊《科学》2020年6月刊载了麻省理工学院老师、图灵奖得主查尔斯·E·莱瑟森（Charles E. Leiserson）和英伟达、微软等商量员共同发表的一篇论文——《摩尔定律之后，什么将驱动计较性能连接升迁？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。

这篇论文的中枢不雅点是，“后摩尔期间”计较性能的升迁，将越来越依赖软件、算法、系统架构与专用硬件协同优化，而不再主要依赖晶体管尺寸抓续缩小。

和上述不雅点类似，华为里面的判断是，摩尔定律将在十年后“撞墙”。

天然先进制程仍然能够抓续升迁晶体管密度、性能与能效，但每一代制程节点所需要付出的打算成本、制形成本与成本开支正在快速高潮。尤其是在半导体工艺干预5nm、3nm乃至2nm阶段后，先进制程的成本在权贵提高。

海外半导体谈论机构IBS（International Business Strategies）2022年数据泄漏，7nm芯片打算成本约为2.49亿好意思元，5nm约为4.49亿好意思元，3nm约为5.81亿好意思元，2nm约为7.25亿好意思元。

海外半导体智库安全与新兴期间中心（CSET，Center for Security and Emerging Technology）商量泄漏，台积电7nm 300mm晶圆成本约为9346好意思元，5nm约为16988好意思元。海外半导体市集调研机构 TrendForce数据则泄漏，3nm晶圆价钱已达到约2.5万—2.7万好意思元，2nm约为3万好意思元。

摩尔定律夙昔的性能升迁与单元成本同步着落的行业普惠效应，正在不可逆转地抓续减弱。干预先进制程期间后，唯有少数头部晶圆代工场，以及苹果、英伟达等少数能够承担下一代芯片研发与量产成本的科技公司，仍能抓续享受先进制程带来的性能与能效红利。

只是对华为来说，这件事情来得更早。2019年被列入“实体清单”后，华为被动启动尝试寻找另一条阶梯——不再只是追求单元面积内晶体管数目的增加，而是通过贬低系统中的“时期成本”连接升迁性能。在这种布景下，韬(τ)定律诞生了。

需要厘清的一个表面事实是，韬（τ，也便是tau，也被称为时期常数）这一见识并不是华为初度建议。

在电子学与半导体边界，τ经久被用于描绘电路中的时期蔓延，以及RC（电阻、电容）性情对信号传播速率的影响。夙昔几十年，围绕贬低时期蔓延，半导体行业仍是积聚了多数商量，包括互连优化、时序优化、先进封装、近距通讯、异步计较与数据流架构等标的。它们的共同办法，都是贬低信息在器件、电路、芯片与系统中的传播时期成本。

多位芯片工程师对咱们提到了他们对韬(τ)定律的看法。他们提到，以贬低时期蔓延为中枢的优化念念路在行业内并非全新见识。此前，HBM（高带宽内存）的3D堆叠、AMD倡导的夹杂键合（Hybrid Bonding）等期间，仍是在不同进度上执行了这一标的。

一位芯片工程师提到，HBM在垂直方朝上堆叠多个DRAM（动态就地存取存储器）访佛封装的3D期间、AMD公司面前倡导Hybird Bonding（夹杂键合，通过铜对铜径直金属相接与二氧化硅等介电材料）都选定了类似念念路。

不外，在摩尔定律经久抓续灵验的阶段，这些期间更多被视为工艺制程着落的辅助优化，并不是产业演进的中枢干线。华为的非常之处在于，第一次建议要把“韬(τ)定律”动作演化主要标的。

2019年被列入实体清单后，濒临全面断供的华为公司不得不尝试另一条阶梯——不再只追求单元面积内晶体管数目的增加，而是通过贬低系统中的“时期成本”连接升迁性能。

韬(τ)定律始于芯片又不啻于芯片。何庭波尤其强调韬(τ)定律带来“Cost Effective”（经济性）。它不依赖于EUV等先进制程，而是通过器件、电路、芯片、系统等各层级的时期常数优化，贬低对高成本制造器具的依赖。

它的齐全设计是，从晶体管、电路、芯片、系统等各个方面把“贬低τ”动作长入优化办法。具体来说，在晶体管层贬低开关蔓延，在电路层贬低RC传播蔓延，在芯片层贬低计较与拜谒蔓延，在系统层贬低同步与通讯蔓延。

因此，韬(τ)定律还被诓骗在更大的计较系统内——它包括超节点以致是算力集群。

计较始于芯片晶体管的电流和数据传输。数千亿个晶体管被蚀刻在一枚芯片上，它们适度信号开关。一枚芯片再通过封装期间与HBM等器件相接在沿途。数十枚芯片被部署进一个管事器机柜，多个机柜组成一个超节点，成百上千个超节点进一步相接成大限度算力集群。从晶体管的信号传输，到算力集群的高效迷糊Token（词元），悉数这个词过程实践上都是在裁减数据与信息的传输时期。

算力，早仍是不只是通过芯片这个单点升迁，而是需要依靠系统工程能力全面升迁。

为什么是麒麟芯片？

手机芯片单元面积和功耗预算极为有限，物理敛迹使手机SoC的打算难度远高于AI算力芯片。要是麒麟能作念到，将是最佳的考据

华为手机中搭载的麒麟系列芯片是最早用逻辑折叠校正的芯片之一。2026年下半年将在华为旗舰手机上搭载的麒麟2026便是基于韬(τ)定律校正的芯片，它仍是收场了量产。

凭据华为方面流露的信息，麒麟2026晶体管密度升迁53%，主频升迁接近13%。

何庭波在中国科学院科技论文预发布平台上发表的签字论文《多层电子系统的时期缩微表面》（A Time Scaling Theory for Multi-Layer Electronic Systems）泄漏，麒麟2026的性能升迁，夙昔需要“三年的几何缩微”能力收场。

在这篇论文中，何庭波给出了麒麟系列芯片将来几年的阶梯图——麒麟CPU性能中枢频率正从夙昔依赖平面（Planar）架构的小幅升迁，转向依赖LogicFolding（逻辑折叠）的三维集成阶梯。

2023年-2025年，麒麟9000s、麒麟9020与麒麟9030 Pro主频分别为2.6GHz、2.65GHz与2.75GHz。但从2026年启动，接纳逻辑折叠期间的麒麟芯片主频预测将升迁至3.1GHz，并在2029年进一步迈向4GHz。

华为官方面前并莫得流露这些芯片将来所对应的工艺制程。

但华为关系东谈主士对咱们线路，在不只纯依赖传统几何缩微的情况下，麒麟芯片的性能与能效比仍在连接升迁。可是和传统工艺制程径直对比，凤凰彩票并不适合韬(τ)定律的发展旅途。“贬低τ”才是后续演进的要津。

按照何庭波的说法，“贬低τ”的要津期间是逻辑折叠。

逻辑折叠，指的是把正本在一块die（裸片）上伸开的逻辑电路，重新切分在高下两层裸片中进行高密度的逻辑打算。它需要要津旅途、时钟树、数据总线沿途参与重新打算，进而让两层共同组成一个长入逻辑系统。

这种作念法的中枢办法是裁减信号传播时期，而不只是增加封装密度。它更接近于把一个逻辑系统折叠建设体结构，而不是浅显地把两个芯片堆叠或相接。

何庭波合计，一个常见诬蔑是，把逻辑折叠和2.5D/3D封装或其他期间视团结律。在她看来，Folding（折叠）与Stacking（堆叠）并不一样。堆叠更像是多个模块的封装相接，而折叠则更像是将一个正本平面的逻辑系统，在三维空间中重新打算。

华为半导体首席科学家廖恒讲明，逻辑折叠的要津在于高下两层die之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die之间提供了约5000万个相接，其中约500万-1000万个被用于信号通讯，远高于3D封装中两个die之间几万至几十万个相接的量级。

面前，现时行业主流2.5D/3D封装的作念法是先完成寂然芯片打算，再将不同裸片相接在沿途。裸片之间的Hybrid Bonding（夹杂键合，在极小空间内收场极高密度、低功耗的三维芯片堆叠）间距凡俗在7微米-10微米。

但逻辑折叠通过约2微米的键合间距，以及极小的Gear Ratio（die里面金属层互连行动与die间键合行动之间的比例），收场了接近芯片里面互联级别的垂直相接，而不只是传统意念念上的封装堆叠。

为了浅显证据逻辑折叠与传统2.5D/3D封装的各异，廖恒打了一个“电梯”的比喻。

他把逻辑折叠高下两层die之间的相接，描绘成两座城市之间的电梯系统。在现时主流2.5D/3D封装期间中，两层die之间凡俗唯有几万到几十万个相接，类似于“两座城市之间唯有几万部电梯”。但在麒麟2026的逻辑折叠打算中，很是于两座城市之间，领有了500万到1000万部确切运载信息的电梯。

麒麟2026上的逻辑折叠暗示图

一位半导体工程师提到，从面前华为流露的信息来看，逻辑折叠的特质是，在于从电路布线与互王人集构等多个层面，尽可能裁减信号在不同门电路之间的传播旅途。

在传统平面芯片中，要是两个逻辑模块距离较远，信号就要经过更长的金属走线，RC（电阻、电容）时延也会随之增加。逻辑折叠看起来是将二维平面的电路结构转向立体堆叠，通过垂直互联替代部分长距离平面布线，这不错裁减要津旅途的信号传播时期。

他进一步讲明，要是这种优化能够在多数基础电路单元中抓续收场，就意味着芯片里面不错继续省俭时期预算，迫临先进制程所带来的部分性能收益。

那么，逻辑折叠与传统2.5D/3D封装各异，在芯片制造的具体执行上有哪些实践各异？

咱们查阅英伟达官网了解到，英伟达近两年热销的GB200芯片系统由两枚B200 GPU和一枚Grace CPU通过NVLink-C2C 高速互连和2.5D/3D夹杂封装期间集成为一个超等芯片系统。其中B200芯片由两块齐全的GPU die通过硅桥超高密度相接而成。

英伟达GB200芯片和华为的麒麟2026芯片被用于统统不同的业务场景。前者被用于数据中心，后者被用于手机，两者不成收缩视团结律。但在期间旨趣上不错对两款芯片的die相接模式进行区分。

但面前各家流露的期间上看，英伟达GB200芯片更像是通过先进封装与高速互联把两个超大GPU拼接起来，华为的麒麟2026芯片更像是在逻辑系统上重新组织电路、时钟树与信号旅途，让高下两层die共同组成一个长入逻辑系统。

需要强调的是，麒麟之前，华为仍是基于“韬(τ)定律” 打算并量产了381款芯片，和它们不同，麒麟芯片是对外公开考据的第一站，关于华为公司来说实践上是一次“压力测试”。

用最难的芯片，接受最大面积的用户考据，这约略基于华为的三重策略考量。

其一，以滥用端高端旗舰居品的生意化落地，向高下流产业链、投资市集与行业生态开释细则性信号，最大化提振产业链和学界信心，加入新阶梯的商量和研发中；

其二，依托麒麟极限场景的打磨，将前期数百款芯片的量产教授系统化、行动化，千里淀出一套可复制、可迁徙、可通用的三维逻辑打算行动论，完成从单点期间突破到体系化工程才略的跃迁，为后续全品类芯片的性能升级与批量国产替代筑牢中枢工程底座；

其三，提前预埋产业生态迭代伏笔，牵引EDA器具、制造工艺、封装测试、系统适配等整条产业链协同升级，为后续大限度、全处所的国产化替代与产业范式转型铺平谈路。

浅显说，基于“韬(τ)定律”的新芯片打算阶梯，要完成从“期间备胎”到“产业新行动”的策略升级，麒麟是最适应的公开考据第一芯。

一家公司作念不完，悉数这个词行业沿途走

“韬(τ)定律”果然切意念念，不在于它宣告了一个“换谈超车”的传说，而在于它揭示了一个被封闭提前催化，却最终属于悉数这个词产业的命题

“韬(τ)定律”从被建议，到被半导体行业精深招供和接受还有很长的一段路要走。

华为里面的格调是，韬(τ)定律和逻辑折叠，不可能依靠单家公司完成，它需要器具链、制造链、封装链、系统链共同演进，最终形成产业共鸣与生态协同。

何庭波的格调是，韬(τ)定律不是华为一家公司能完成的，将来十年“莫得一个公司能完成悉数谜底”，何庭波坦言，这需要学术界、工业界共同参与和探索。逻辑折叠并不只是封装期间变化，它对芯片前端（Front End）与后端（Back End）的打算行动论（Design Methodology）都建议了新的要求。

夙昔六年，华为仍是尝试开垦部分里面器具（In-house Tool），但距离训练仍有很大空间。何庭波合计，“要是莫得悉数这个词Design Methodology，包括Tool Chain（器具链）的提拔，曲直常难以完成的。”因此，华为采纳在ISCAS 2026这个学术会议上公开这一期间阶梯，但愿眩惑更多学术界与产业界共同参与。

以EDA（电子打算自动化）器具为例，它是芯片打算必不可少的一环。

华为无线终局芯片及不休决议首席架构师黄勇以致合计，逻辑折叠从表面或见识走向实践居品，悉数这个词器具链是最大的挑战之一。

因为，传统芯片打算经久开垦在二维平面打算基础之上，而逻辑折叠需要重新处理跨层逻辑差别、时钟树、数据总线以及供电与热不休等问题。

黄勇先容，华为面前在传统EDA才略之上，叠加里面自研器具、外部伙伴勾通以及东谈主工参与的工程行动，率先收场部分逻辑折叠收益。但要是想把逻辑折叠的“全部收益”拿出来，需要对传统器具发生“Fundamental（根人道）改变”。

行业生态的眩惑力则需要实战奏效考据。一位半导体工程师线路，华为公布韬(τ)定律之后，他仍抓不雅望格调，他但愿看到下半年华为麒麟2006的实践性能发扬。另一位半导体工程师的格调是，半导体工艺和制造的突破，一建都靠数目、时期堆出来的。

当咱们问到，英伟达的Nvlink 72芯片互联期间、HBM垂直叠增加层DRAM等模式能否被合计是贬低时期蔓延时，廖恒合计，在夙昔50年间，贬低时期蔓延这个念念路一直是存在且应用的。每一次有了新的节点的期间，都是改进了时期，这便是终结，但不代表期间自身的意图便是为了改进这个时期。

廖恒强调，在传统旅途下，每当行业想得到更高性能时，第一反映永恒是几何缩微。这仍是形成了一种旅途惯性（Momentum Inertia）。但要是从引导原则层面，把时期动作中枢办法去念念考，会发现新的东西。因为当意图变了，就会从不同角度去寻找不休决议。

不休问题的过程是悉数这个词产业共同致力的终结。宇宙上莫得任何一家公司或者任何一个超等科学家不错不休悉数的问题。

廖恒合计，摩尔定律建议60年之后，半导体行业的问题并莫得收尾。悉数这个词行业一直是摸着石头过河，遭遇一个问题不休一个问题。这是悉数这个词产业共同致力的终结。韬(τ)定律将来面对的情况亦然类似的。

5月26日，北京大学集成电路学院团队告示在面向逻辑折叠的“真3D”EDA标的取得要津突破，建议区别于传统“赝3D”堆叠的真三维打算经过，提拔行动单元级跨die差别与三维空间协同优化，可权贵裁减线长、改善时序并优化散热，径直补王人逻辑折叠从架构转变走向工程化、限度化最要津的器具链短板。

浅显说，北大团队突破了适配华为逻辑折叠的专用打算器具，阻扰了传统堆叠只可拼整块芯片的局限，面前能把芯片最基础的电路单元摆脱拆分、立体排布，大幅提速、降蔓延、优化散热，补上了逻辑折叠期间大限度量产最缺的器具短板。

从2019年“备胎转正”到2026年“韬定律公开”，华为的策略要点完成了从“替代”到“界说”的位移。这种位移的实践，是在摩尔定律普惠性终结、先进制程经济门槛抓续抬升的产业拐点上，率先交出一份系统性的解题框架。

能否从“华为的阶梯”演进为“产业的行动”，取决于三个变量的协同演化：EDA器具链能否完成从2D到3D的根人道重构，打算行动论能否跨越平面期间的旅途依赖，以及产业链高下流是否欢乐在新坐标系中重新校准各自的期间路标。北大的EDA突破是一个积极的信号，但距离形成齐全的生态闭环，仍有多数工程空缺需要填补。

当咱们问到，学界和产业链对华为逻辑折叠期间的迭代提拔，还有哪些是需要去攻破，时期还有多久时，何庭波回答：“如实各个方朝上都会有勤恳和挑战，但这条路应该是通的，时期是咱们的一又友。”——在半导体行业，这句话的另一种表述是：莫得捷径，唯有积聚。